Новость
Вебинар: Определение временных ограничений проекта с помощью SDC
31 августа 2019 г.· FPGA-Systems archive· Вебинар
Этот вебинар поможет вам начать работу с временными ограничениями для Вашего проекта с использованием стандартного формата Synopsys Timing Constraints (SDC). Помимо обзора того, что такое SDC и основной терминологии, вы узнаете, как определить коррек...
Этот вебинар поможет вам начать работу с временными ограничениями для Вашего проекта с использованием стандартного формата Synopsys Timing Constraints (SDC).
Помимо обзора того, что такое SDC и основной терминологии, вы узнаете, как определить корректно задать параметры тактовой частоты, как правильно задать временные параметры для блоков ввода/вывода, познакомитесь с командами исключения из временного анализа и multicycle.
Вебинар состоится в среду 11 сентября 2019
Время: 10-11am (BST)
11am-12pm (CEST) 2.30-3.30pm (IST).
Ссылка на регистрацию.
*Оригинал новости
ПервоисточникПомимо обзора того, что такое SDC и основной терминологии, вы узнаете, как определить корректно задать параметры тактовой частоты, как правильно задать временные параметры для блоков ввода/вывода, познакомитесь с командами исключения из временного анализа и multicycle.
Вебинар состоится в среду 11 сентября 2019
Время: 10-11am (BST)
11am-12pm (CEST) 2.30-3.30pm (IST).Ссылка на регистрацию.
*Оригинал новости