Новость
Вебинар: синтезирумые конструкции языка SystemVerilog
17 декабря 2019 г.· FPGA-Systems archive· Вебинар
Портал Doulos проводит вебинар, посвященный разработке синтезируемых RTL моделей, описанных на языке SystemVerilog. На вебинаре будет продемонстрировано использование конструкций SystemVerilog, таких как: always, priority, unique, wild equality, case...
Портал Doulos проводит вебинар, посвященный разработке синтезируемых RTL моделей, описанных на языке SystemVerilog.
На вебинаре будет продемонстрировано использование конструкций SystemVerilog, таких как: always, priority, unique, wild equality, case inside, inside operator и streaming operator, для написания компактных RTL моделей.
Дата проведения вебинара: 20 декабря 2019г.
Ссылка на регистрацию
ПервоисточникНа вебинаре будет продемонстрировано использование конструкций SystemVerilog, таких как: always, priority, unique, wild equality, case inside, inside operator и streaming operator, для написания компактных RTL моделей.
Дата проведения вебинара: 20 декабря 2019г.
Ссылка на регистрацию
