Новость
Верификация IP-ядра PCIe в FPGA-симуляторе Riviera-PRO
14 октября 2020 г.· FPGA-Systems archive· Заметка
Симулятор FPGA Riviera-PRO удобен своей универсальностью, независимостью от типа FPGA и высокой скоростью моделирования. На вебинаре будет продемонстрировано, как в среде проектирования Aldec Riviera-PRO можно запускать RTL-моделирование и отладку, в...
Симулятор FPGA Riviera-PRO удобен своей универсальностью, независимостью от типа FPGA и высокой скоростью моделирования.
На вебинаре будет продемонстрировано, как в среде проектирования Aldec Riviera-PRO можно запускать RTL-моделирование и отладку, визуализировать формы сигналов моделирования, просматривать графическое представление компонентов UVM, объектов и соединений моделирования на уровне транзакций (TLM), а также использовать покрытие кода для анализа эффективности UVM-тестов для отработки различных частей RTL-кода.
На примере IP-ядра PCIe и верификационного IP будут продемонстрированы основные преимущества среды моделирования и отладки на основе UVM.
Регистрация:
https://www.aldec.com/en/company/events/1146
ПервоисточникНа вебинаре будет продемонстрировано, как в среде проектирования Aldec Riviera-PRO можно запускать RTL-моделирование и отладку, визуализировать формы сигналов моделирования, просматривать графическое представление компонентов UVM, объектов и соединений моделирования на уровне транзакций (TLM), а также использовать покрытие кода для анализа эффективности UVM-тестов для отработки различных частей RTL-кода.
На примере IP-ядра PCIe и верификационного IP будут продемонстрированы основные преимущества среды моделирования и отладки на основе UVM.
Регистрация:
https://www.aldec.com/en/company/events/1146