Комментарии· 29 декабря 2024 г.· 1 сообщ.

Комментарии: Minized: ZynqHW : 07 : Лабораторная работа №3

в связи с замедлением youtube да и вообще, кажется стоит русскоязычные видеоматериалы по FPGA размещать на rutube?

Форум· 24 апреля 2024 г.· 1 сообщ.

Использование SD карт на KC-705 от Xilinx

Здравствуйте, я пытаюсь сделать поддержку SD карты для платы KC-705 в Vivado используя Block Design, но ничего не получается, единственное ip ядро, которое подходит для этого - logisdhc, но я без понятия как с ним работать, интерфейс вывод SDIO не...

Комментарии· 15 апреля 2024 г.· 1 сообщ.

Комментарии: Основы статического временного анализа. Часть 5: False Path Constraint.

Цитата Рано или поздно триггер выйдет из метастабильности, однако, невозможно заранее предсказать, будет ли итоговое состояние логическим нулем или единицей Каким образом наличие синхронизирующего триггера решает данную проблему? Понятно, что метастабильность...

Комментарии· 30 декабря 2023 г.· 7 сообщ.

Комментарии: ZYNQ SW: EBAZ4205: часть 4 (Vivado 2023)

Привет-мир запустили, хорошо. Теперь покажите , как к EBAZ подключить клавиатуру. Или USB PHY . Так , чтобы работало , а не в теории.

Комментарии· 30 декабря 2023 г.· 5 сообщ.

Комментарии: ZYNQ HW: EBAZ4205: часть 3 (Vivado 2023)

Какой смысл в Vivado 2023.2 , всё прекрасно работает в 2020, 2018 и даже в 16й версии.

Комментарии· 25 ноября 2023 г.· 1 сообщ.

Комментарии: Основы статического временного анализа. Часть 3: Source Synchronous Input Delay Constraint.

а почему время задержки в пути данных для IBUF при setup меньше чем у IBUF при hold ? ведь если для setup время берется максимально медленное, то и задержка в IBUF тоже должна быть больше, а то получается вивадо для setup и для hold устанавливает наиболее...

Комментарии· 13 октября 2023 г.· 1 сообщ.

Комментарии: Реализация: Мондельбротим на PYNQ

Прошу прощения за запоздалую реакцию. Проверял, реально работает.

Комментарии· 18 сентября 2023 г.· 1 сообщ.

Комментарии: Добавляем новости на сайт:: руководство для новичков

А как задать вопрос?

Форум· 17 апреля 2023 г.· 2 сообщ.

Сравнение результатов синтеза

Сюда предлагаю складывать описания результатов неоднозначного восприятия инструментами синтеза тех или иных конструкций языка

Комментарии· 14 декабря 2022 г.· 1 сообщ.

Комментарии: Отслеживаем успехи верификации в Obsidian

Большое спасибо за статью!

Комментарии· 10 декабря 2022 г.· 1 сообщ.

Комментарии: Долой RTL описание регистров! (перевод)

Если бы я не знал, что такое регистровые карты и как они используются, я бы решил что это что-то для небожителей и пошёл грустно всё дальше делать руками. Без примера описания регистров и сгенерённых RTL/UVM/C/HTML файлов это выглядит как что-то максимально...

Форум· 29 ноября 2022 г.· 1 сообщ.

Синхронный дизайн. Предел разумного.

Добрый день, форумчане! В меру скромных способностей занимаюсь самообразованием в области разработки на ПЛИС. Гуманитарий. Мучит вопрос, всегда ли нужно все события синхронизировать с опорной частотой? Вот пример. Написал модуль управления 4-разрядным...

Комментарии· 15 августа 2022 г.· 2 сообщ.

Комментарии: Книга: Программирование FPGA для начинающих

Жалко, что ты не сказал про промокод "fpga.camp" для скидки в 15% при покупке книги на сайте издательства КАК ИСПОЛЬЗОВАТЬ ПРОМОКОД? 1. Перейдите на сайт издательства https://dmkpress.com/catalog/electronics/cad/978-5-97060-986-6/ 2. Добавьте книгу в...

Форум· 26 июля 2022 г.· 1 сообщ.

xilinx vivado и vitis 2022 в РФ

Кто-нибудь знает, где можно скачать vivado и vitis в РФ? Я пробовал скачивать с официального сайта через vpn и без него, не получается из-за ошибки регистрации на сайте.

Форум· 21 июля 2022 г.· 1 сообщ.

Оптимизация скорости работы БПФ

Здравствуйте. У меня имеется рабочий самописный БПФ. Я захотел увеличить скорость его работы, добавил регистры, избавился от многоуровневой комбинаторики. Возникла проблема: раньше я читал из двупортовой памяти, считал бабочку, записывал в эту же ячейку....

Комментарии· 18 июня 2022 г.· 1 сообщ.

Комментарии: FPGA. Цифровая схемотехника на языке Verilog HDL

Книга для практической работы по цифровой схемотехнике на языке описания аппаратуры Verilog HDL от Томского университета систем управления и радиоэлектроники.

Форум· 21 апреля 2022 г.· 1 сообщ.

Выделитель фронта

module FRONT_old ( input iCLK, input iIMPULS, output reg oFRONT ); reg flag; always @(posedge iCLK) if (!flag && iIMPULS) begin flag <= 1'b1; oFRONT <= 1'b1; end else if (iIMPULS) begin flag <= 1'b1; oFRONT <= 1'b0; end else begin flag <= 1'b0; oFRONT <=...

Форум· 21 апреля 2022 г.· 4 сообщ.

Сериалайзеры и десериалайзеры

При выдаче или приёме высокоскоростных сигналов на ПЛИС используются спец ресурсы - сериалайзеры и десериалайзеры. 1. Объясните принцип их работы 2. Как эти блоки называются у разных производителей ПЛИС ? 3. Какие особенности их работы вы знаете? 4. Назовите...