Общая лента.
Третий номер народного FPGA / RTL / Verification журнала всё же был успешно свёрстан и теперь доступен для скачивания! Читайте, распространяйте, пишит…
Проект Hog: HDL on git является методологией, разработанной и поддерживаемой ЦЕРНом для ведения hdl-проектов на гите. 11 марта состоится вебинар, повя…
Компания Analog Devices поглотила производителя eFPGA - компанию FlexLogix (а производителей eFPGA на рынке раз-два и обчелся) Соответственно последст…
The primary goal in safely implementing any IC or FPGA project is to achieve a synchronous design. This implies that the relationship of all clocks an…
Это занятие будет посвящено изучению Questa Verification IQ (VIQ) - следующего поколения решений для верификации от компании Siemens EDA. VIQ революци…
В статье обсуждается новая методика атак с использованием ошибок, направленных на программируемые логические интегральные схемы (ПЛИС), особенно в про…
Протокол AXI4 Stream используется как стандартный интерфейс для обмена данными между подключенными IP-блоками внутри проектов FPGA. Для пересечения та…
SystemVerilog - это Verilog нового поколения с модным маркетинговым названием. В SystemVerilog использованы многие возможности других языков и методол…
Академик Геннадий Красников выступил модератором пленарного заседания в ходе второго дня Российского форума «Микроэлектроника 2024». Открывая заседани…
Торжественное открытие состоялось сегодня, 23 сентября, на федеральной территории «Сириус». Президент Российской академии наук, председатель программн…